پایان نامه ، تحقیق و مقاله | دیجی لود

ادامه مطلب

DOC
تحلیل و طراحی یک تمام جمع کننده بهبود یافته :پایان نامه ارشد برق
doc
تعداد صفحات : 78
پایان نامه کارشناسی ارشد
رشته برق - گرایش الکترونیک
همراه با جداول ، اشکال و نمودار
39000 تومان


پایان نامه ای که به شما همراهان صمیمی فروشگاه دیجی لود معرفی میگردد از سری پایان نامه های جدید رشته برق و با عنوان تحلیل و طراحی یک تمام جمع کننده بهبود یافته در 78 صفحه با فرمت Word (قابل ویرایش) در مقطع کارشناسی ارشد تهیه و نگارش شده است. امیدواریم مورد توجه کاربران سایت و دانشجویان عزیز مقاطع تحصیلات تکمیلی رشته های جذاب مهندسی برق قرار گیرد.

چکیده تحقیق تحلیل و طراحی یک تمام جمع کننده بهبود یافته:

افزایش تقاضا برای سیستم های قابل حمل، منجر به توجه ویژه صنعت الکترونیک به مصرف توان به عنوان معیاری مهم شده است. جمع کننده­ها از عناصر مهم در بسیاری از  سیستم­های دیجیتال هستند. به همین سبب جمع کننده های گوناگون دیجیتال در عصر کنونی مطرح شده اند که هر یک دارای مزایا و معایب مشخصی هستند. در این پایان نامه، یک ساختار برای تمام جمع کننده­های پویا ارائه شده است. این ساختار توسط تکنیک NP-CMOS ودومینو و اصول منطق پویا طراحی شده است.ساختار ارائه شده در عین حال که دارای مصرف توان قابل قبولیمی­باشد، سرعت عملکرد مناسبی نیز دارد. به منظور مقایسه، این مدار از بین منابع متعدد موجود در زمینه طراحی مدار های تمام جمع کننده، با توجه به تعداد مراجعات در مقالات دیگر انتخاب شده و از نظر توان مصرفی، تاخیر وPDPبا یکدیگر مقایسه شده اند. شبیه سازی مدارات موجود در این پایان نامه همگیدر شرایط یکسانتوسط نرم افزار HSPICE، با فناوری 180 نانومتر صورت گرفته است. نتایج شبیه سازی، برتری جمع کننده­های پیشنهادی را نسبت به دیگر مدل ها نشان می­دهد.

 

 مقدمه:

با نگاهی به تاریخ الکترونیک، ملاحظه می­شود یکی از دلایل اولیه پیشرفت تکنولوژی، نیاز آیندگان به استفاده از تکنولوژی های جدید و پیچیده تر می­باشد. مدارهای دیجیتال[1] نیز به دلیل سادگی در طراحی، قابلیت پیاده سازی با تکنولوژی های ارزان و مصرف توان کمتر نسبت به مدارهای آنالوگ [2]مزیت دارند(Navi, Moaiyeri, & Mirzaee, 2009). به همین علت سعی شد، همگام با پیشرفت تکنولوژی، مصرف انرژی نیز در مدارات ازجمله مدارات CMOS، بهبود یابد.

 

تقریباً هر یک از مدارهای دیجیتالی در زمینه عملکرد کلی یکسان عمل می­کنند. اما ممکن است نحوه عملکرد داخلی هر یک با دیگری متفاوت باشد. بنابراین یکی از عوامل تاثیر گذار در عملکرد مدارها، نحوه طراحی مدار می­باشد. با توجه به این که هر مدار از اجزای متنوعیساخته شده است. یکی از اجزای مهم در برخی از مدارها که با اندک تغییراتی باعث تغییر در عملکرد مدار می­شود، جمع کننده[3] می­باشد(صدیقی, ولی زاده, & مهدی پور, 1393). مدارجمع کننده، یکی از بلوک های اساسی تشکیل دهنده سیستم های VLSI[4] زیادی نظیر میکروپروسسورها و پردازنده های مختلف می­باشد(شریفی, 1389).از آنجا که ویژگی های بلوک های جمع کننده و دیگر بلوک ها تعیین کننده میزان عملکرد سیستم VLSI می­باشد، هدف اصلی طراحان بهینه کردن این بلوک ها است. از جمله عواملی که باعث بهینه سازی بلوک های مربوطه می­شود طراحی های جدید متناسب با پیشرفت تکنولوژی جدید می­باشد.

 

در طراحی یک تمام جمع کننده[5]، یکی از اهداف اصلی رسیدن به سرعت بالا می­باشد. و در کل دارای عملکرد مطلوبی باشد.طراحی یک تمام جمع کننده با ساختار ساده و مصرف توان محدودمی­تواند، در ساده کردن مدار های دیجیتالی نقش خوبی داشته باشد.معیار های مشخصی برای طراحی بهتر تمام جمع کننده وجود دارد. مهم ترین معیار همان کاربرد مداراست. از معیارهای دیگر می­توان به توان مصرفی کم[6]، سرعت بالا[7]و سادگی مدار نام برد، که خود این معیار ها را می­توان اجزایی از معیار کاربرد در نظر گرفت.

 

یکی از کاربرد های بسیار ضروری تمام جمع کننده ها در وسایل ارتباطی و محاسباتی شخصی است(مقدم, 1390). با توجه به این که امروزه این وسایل تقریباً قابل حمل و کاملاً در دسترس قرار گرفته اند، دغدغه اصلی افزایش طول عمر باطری و کاهش نیاز به شارژ مجدد است(R. Faghih Mirzaee, 2010).افزایش عملکرد یک جمع کننده مستقیماً به پیشرفت عملکرد سیستم مربوط است. بنابراین بسیاری از محققان به دنبال روشهایی جهت کاهش مصرف توان می­باشند. در الکترونیک استفاده از دو منطق پویا[8] و ایستا[9] نقش عمده ای را ایفا می­کنند. مدار های منطقی پویا نیز مزایای مشخصی را نسبت به مدارهای منطقی ایستا عرضه می­کنند.

 

مدارهای منطقی ایستا، پیاده سازی توابع منطقی را بر اساس رفتار ایستا یا همان حالت پایدار ساختارهای pMOS و nMOS امکان پذیر می­سازند. به عبارت دیگر هر گیت ایستا، متناسب با ولتاژورودی اعمال شده پس از سپری شدن یک تاخیر[10]مشخص، خروجی خود را تولید می­کند و مادامی که ولتاژمنبع تغدیه برقرار است، سطح خروجی خود را حفظ می­کند(مظاهری & هرندی, 1392)(Mano, 1979). اما عملکرد تمامی گیت های منطقی پویا مبتنی بر ذخیره موقت بار در خازن های گره است. در نتیجه مدارهای منطقی پویا به سیگنال های متناوب کلاک[11]’[12] جهت کنترل تازه سازی بار الکتریکی نیاز دارند. و هم چنین نکته مهم دیگر این است که پیاده سازی منطق پویای توابع پیچیده به مساحت سیلیکونی[13] کوچکتری نسبت به پیاده سازی منطق ایستا نیاز دارد. و از آنجایی که توان مصرفی با ظرفیت خازن های پارازیتی افزایش می­یابد، مدارهای پویا در بسیاری حالات به خاطر داشتن مساحت کوچکتر، توان کمتری را در مقایسه با مدارهای ایستا مصرف می­کنند(مظاهری & هرندی, 1392).اما منطق پویا علاوه بر داشتن مزیت های بیان شده، معایبی نیز دارد، از جمله این که طبقات منطقی پویای CMOS را که به وسیله کلاک تک فاز درایو می­شوند نمی­توان در شکل ساده خود به طور متوالی بست. این مشکل را می­توان به وسیله راه حل های خوب و توسعه تکنیک های مناسب ازجمله منطق دومینو[14]و NP-COMS[15] و… رفع نمود. با استفاده از منطق پویا بجای منطق ایستا می­توان به نحو مشخصی تعداد ترانزیستورهای[16] بکار رفته برای تحقق هر تابع منطقی پیچیده ای را کاهش داد(صاحب الزمانی, فتحی, & صفایی, 1387).

هدف از این پایان نامه بررسی مدارهای منطقی پویا در سلول تمام جمع کننده و ارائهساختاری پیشنهادی و نیز ارائه چند مدار پیشنهادی می­باشد.

در این راستا، ضمن بررسی جمع کننده هایارائه شده، جمع کننده های دیگری نیز مورد بررسی قرار گرفته اند، که تمامی آنها به با استفاده از نرم افزار HSPICE، شبیه سازی شده اند. در ادامه ساختار پایان نامه به صورت زیر است:

 

فصل دوم به مفاهیم و پارامتر های بکار رفته در طراحی مدار پرداخته است. در فصل سوم چند منطق طراحی مدارهای دیجیتال بیان شده است. و از بین منابع متعدد در زمینه طراحی مدارهای تمام جمع کننده پویا تعدادی از آنها به منظور مقایسه انتخاب شده اند. در فصل چهارمساختار پیشنهادی ارائه و چند مدار تمام جمع کننده ارائه شده است، در ادامه این فصل تمامی تمام جمع کننده های مطرح در این پایان نامه در شرایط یکسان توسط نرم افراز HSPICE شبیه سازی و مورد مقایسه قرار گرفته اند. و در نهایت فصل پنجم به نتیجه گیری پرداخته است.

فهرست مطالب تحقیق تحلیل و طراحی یک تمام جمع کننده بهبود یافته:

چکیده 1

فصل اول مقدمه  2

1–1- مقدمه: 3

1-2- بیان مسئله  5

فصل دوم جمع کننده دیجیتال   7

2-1- مقدمه: 8

2-2- اهمیت جمع کننده: 8

2-3- ساختار جمع کننده دیجیتال: 8

2-3-1- جمع کننده 9

2-3-1-1- نیم جمع کننده 9

2-3-1-2-  تمام جمع كننده: 10

2-3-2- جمع کننده دودویی: 12

2-3-3- انتشار رقم نقلی: 13

2-4- پارامتر های طراحی: 14

2-4-1- توان مصرفی   14

2-4-1-2- توان دینامیکی : 14

2-4-1-3- جریان ناشی از مسیر مستقیم هنگام تغییر وضعیت ترانزیستورها: 15

2-4-1-3- توان استاتیکی : 15

2-4-2- تاخیر انتشار  15

2-4-3- PDP   16

فصل سوم روش های مطرح در طراحی تمام جمع کننده های دیجیتال   17

3-1- مقدمه: 18

3-2- منطق پویا و ایستا 18

3-2-1- منطق CMOS پویا، منطق پیش شارژ-ارزیابی   20

3-2-1-1- مدار پویای چند طبقه  22

3-2-2- منطق دومینو CMOS   23

3-2-2-1- سیکل زمانی منطق دومینو  26

3-2-2-2- اشتراک بار  28

3-2-3- منطق CMOS NORA(NP-CMOS)(منطق دومینوNP)  33

3-3- بررسی تعدادی از مدارهای تمام جمع کننده تک بیتی   36

3-3-1- مدارات مطرح تمام جمع کننده تک بیتی پویا: 36

3-3-1-1- مدار تمام جمع کننده تک بیتی 17 ترانزیستوری NP   37

3-3-1-2- مدار تمام جمع کننده تک بیتی 16 ترانزیستوری   38

3-3-1-3- مدار تمام جمع کننده تک بیتی 16 ترانزیستوری PN    39

3-3-1-4- مدار تمام جمع کننده تک بیتی 18 ترانزیستوری   40

3-3-1-5- مدار تمام جمع کننده تک بیتی 15 ترانزیستوری   41

3-3-2- مدارات مطرح تمام جمع کننده تک بیتی ایستا: 42

3-3-2-1- مدار تمام جمع کننده C-CMOS   42

3-3-2-2- تمام جمع کننده TGA: 43

3-3-2-3- تمام جمع کننده TFA: 44

3-3-2-4- تمام جمع کنندهCLP: 45

فصل چهارم روش پیشنهادی   46

4-1- مقدمه  47

4-2- روش های بهبود مدار تمام جمع کننده 47

4-2-1-  استفاده از منطق پویا 47

4-2-2- استفاده از مزایای اشتراک بار  48

4-2-3- استفاده از مزایای دیگر به منظور بهبود  49

4-2-4- ساختار تمام جمع کننده تک بیتی بهبود یافته  50

4-2-4-1 تحلیل ساختار  50

4-3- مدارات تمام جمع کننده پیشنهادی   52

4-3-1- مدار تمام جمع کننده پیشنهادی اول  52

4-3-2- مدار تمام جمع کننده پیشنهادی دوم  53

4-3-3- مدار تمام جمع کننده پیشنهادی سوم  53

4-4- شبیه سازی   54

4-4-1- نتایج شبیه سازی   54

4-4-1-1-ارائه و مقایسه شکل موج های ورودی و خروجی   55

4-4-1-2- مقایسه توان  61

4-4-1-3- مقایسه تاخیر  62

4-4-1-4- مقایسه PDP   63

فصل پنچم نتیجه گیری   64

5-1- نتیجه گیری: 65

فهرست مراجع  66

 

 

 

فهرست جداول

 

جدول2- 1. جدول درستی نیم جمع کنند  10

جدول2- 2. جدول درستی تمام جمع کننده 11

جدول4- 1. نتایج شبیه سازیها 54

 

فهرست نمودارها

نمودار4- 1. مقایسه توان مصرفی تمامی مدارات مطرح   61

نمودار4- 2. مقایسه توان مصرفی مدارات با ساختار پیشنهادی و بدون ساختار پیشنهادی   61

نمودار4- 3. مقایسه تاخیر تمامی مدارات مطرح   62

نمودار4- 4. مقایسه تاخیر مدارات با ساختار پیشنهادی و بدون ساختار پیشنهادی   62

نمودار4- 5. مقایسه PDP مصرفی تمامی مدارات مطرح   63

نمودار4- 6. مقایسه PDP مدارات با ساختار پیشنهادی و بدون ساختار پیشنهادی   63

 

فهرست اشکال

شکل2- 1. مدار نیم جمع کننده 10

شکل2- 2. مدار تمام جمع کننده 12

شکل2- 3. اتصال چهار تمام جمع کننده برای ایجاد یک جمع چهار بیتی   12

شکل3- 1. پیاده سازی گیت منطقی پویای CMOS و نمایش فازهای ارزیابی و پیش شارژ  21

شکل3- 2. نمایش مشکل اتصال پشت سر هم در منطق CMOS پویا 22

شکل3- 3. نمودار عمومی مداری منطق دومینوی CMOS   23

شکل3- 4. گیت منطق دومینوی CMOS   24

شکل3- 5. پیاده سازی الف)منطق CMSO ایستا ب) منطق دومینوی CMOS   25

شکل3- 6. بازه های فعالیت منطق دومینو  26

شکل3- 7. روند فعالیت منطق دومینو  27

شکل3- 8. اتصال متوالی گیتهای منطقی CMOS ایستا با گیتهای CMOS منطق دومینو  27

شکل3- 9. نشان دهنده اشتراک بار بین خازن خروجی و گره میانی   28

شکل3- 10. (الف) مدار NAND چهار خروجی (ب) سیستم آب رسانی معادل آن  30

شکل3- 11. ترانزیستور بالابر ضعیف pMOS در حلقه فیدبک که می­تواند VXرا مجبور به قرار گرفتن در ولتاژ VDD کند تا از افت سطح ولتاژ خروجی به دلیل اشتراک بار پیشگیری کند. 31

شکل3- 12. ترانزیستور بالابر ضعیف pMOS در بخشی از مدار  32

شکل3- 13. منطق CMOS NORA    33

شکل3- 14. نحوه اثر گذاری سیگنال کلاک در منطق  CMOS NORA    34

شکل3- 15. پیاده سازی تابع F=AB+C در منطق CMOS NORA    35

شکل3- 16. مدار تمام جمع کننده تک بیتی 17 ترانزیستوری NP   37

شکل3- 17. مدار تمام جمع کننده تک بیتی 16 ترانزیستوری   38

شکل3- 18. مدار تمام جمع کننده تک بیتی 16 ترانزیستوری PN    39

شکل3- 19. مدار تمام جمع کننده تک بیتی 18 ترانزیستوری   40

شکل3- 20. مدار تمام جمع کننده تک بیتی 15 ترانزیستوری   41

شکل3- 21. مدار تمام جمع کننده 28 ترانزیستوریC-CMOS   42

شکل3- 22. مدار تمام جمع کننده 20 ترانزیستوری TGA    43

شکل3- 23. مدار تمام جمع کنندهTFA    44

شکل3- 24. مدار تمام جمع کننده CPL   45

شکل4- 1. منطق پویا 47

شکل4- 2.مدار بهبود یافته اولیه  48

شکل4- 3. مدار بهبود یافته ثانویه  49

شکل4- 4. ساختار تمام جمع کننده تک بیتی بهبود یافته  50

شکل4- 5. مدار تمام جمع کننده پیشنهادی اول  52

شکل4- 6. مدار تمام جمع کننده پیشنهادی دوم  53

شکل4- 7. مدار تمام جمع کننده پیشنهادی سوم  Error! Bookmark not defined.

شکل4- 8 . شکل موج های تمام جمع کننده CCMOS   55

شکل4- 9. شکل موج های تمام جمع کنندهCPL   55

شکل4- 10. شکل موج های تمام جمع کنندهTFA    56

شکل4- 11. شکل موج های تمام جمع کنندهTGA    56

شکل4- 12. شکل موج های تمام جمع کننده 17 ترانزیستوری NP   56

شکل4- 13. شکل موج های تمام جمع کننده15 ترانزیستوری   57

شکل4- 14. شکل موج های تمام جمع کننده16 ترانزیستوری PN    57

شکل4- 15. شکل موج های تمام جمع کننده 18 ترانزیستوری   57

شکل4- 16. شکل موج های تمام جمع کننده 16 ترانزیستوری   58

شکل4- 17. شکل موج های تمام جمع کننده پیشنهادی اول  58

شکل4- 18. شکل موج های تمام جمع کننده پیشنهادی دوم  58

شکل4- 19. شکل موج های تمام جمع کننده پیشنهادی سوم  59

شکل4- 20. مقایسه شکل موج الف) مدار پیشنهادی اول ب) مدار17 ترانزیستوری NP   59

شکل4- 21. مقایسه شکل موج الف) مدار پیشنهادی دوم ب) مدار 16 ترانزیستوری   59

شکل4- 22. مقایسه شکل موج الف) مدار پیشنهادی سوم ب) مدار 16 ترانزیستوری PN    60

 

 

 

 

راهنمای خرید و دانلود فایل

برای پرداخت، از کلیه کارتهای عضو شتاب میتوانید استفاده نمائید.

بعد از پرداخت آنلاین لینک دانلود فعال و نمایش داده میشود ، همچنین یک نسخه از فایل همان لحظه به ایمیل شما ارسال میگردد.

در صورت بروز  هر مشکلی،میتوانید از طریق تماس با ما  پیغام بگذارید و یا در تلگرام با ما در تماس باشید، تا شکایت شما مورد بررسی قرار گیرد.

برای دانلود فایل روی دکمه خرید و دانلود  کلیک نمایید.



برچسب‌ها :
ads

مطالب مرتبط


ديدگاه ها


دیدگاهتان را بنویسید

نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *

ده + 6 =